Реализация подсистемы памяти в рамках потактово-точного симулятора уровня приложений микропроцессоров архитектуры «Эльбрус»

Производительность современных микропроцессоров существенно зависит от устройства их подсистемы памяти. Таким образом, программная модель подсистемы памяти является ключевым компонентом потактово-точных симуляторов, и качество этой модели в значительной степени определяет итоговую точность моделирования всего микропроцессора. Данная статья посвящена потактово-точному симулятору уровня приложений, специализированного на моделировании микропроцессоров архитектуры «Эльбрус». В статье дано описание общей структуры рассматриваемого потактово-точного симулятора. Вслед за этим описаны программная модель подсистемы памяти и особенности ее интеграции как части потактово-точного симулятора. Далее изложены результаты оценки точности разработанного потактово-точного симулятора на наборе тестов SPEC CPU2006 и проведен анализ ошибок моделирования. Завершает статью сравнение производительности симуляторов микропроцессоров «Эльбрус» различных типов.

1. Kutsevol V.N., Meshkov A.N., Chernykh S.V. The approaches to the performance optimization of multi-core «Elbrus» processors program models. Voprosy radioelektroniki, no. 3, 2017, pp. 57–61 (in Russian) / Куцевол В. Н., Мешков А. Н., Черных С. В. Методы оптимизации производительности программного моделирования многоядерных микропроцессоров с архитектурой «Эльбрус» // Вопросы радиоэлектроники, no. 3, 2017 г., стр. 57–61.

2. Poroshin P.A., Meshkov A.N. An exploration of approaches to instruction pipeline implementation for cycle-accurate simulators of «Elbrus» microprocessors. Proc. ISP RAS, 2019, vol. 31, no. 3, pp. 47-58. DOI: 10.15514/ISPRAS-2019-31(3)-4.

3. Znamenskiy D.V., Kutsevol V.N. Development of a cycle-accurate simulator of the Elbrus processor core memory subsystem. Radio industry (Russia), vol. 29, no. 2, 2019, pp. 17-27 (in Russian), DOI: 10.21778/2413-9599-2019-29-2-17-27 / Знаменский Д.В., Куцевол В.Н. Разработка потактового симулятора подсистемы памяти процессорного ядра «Эльбрус» // Радиопромышленность, том 29, no. 2, 2019 г., стр. 17–27.

4. Henning J.L. SPEC CPU2006 benchmark descriptions. ACM SIGARCH Computer Architecture News, vol. 34, no. 4, 2006, pp. 1-17.

5. Weidendorfer J. KCachegrind: Call graph viewer. Official Website. Available at: http://kcachegrind.github.io/html/Home.html, accessed April 10, 2020.

6. Kozhin A.S., Neiman-zade M.I., Tikhorskiy V.V. Memory subsystem impact on the 8-core «Elbrus-8C» processor performance. Voprosy radioelektroniki, no. 3, 2017, pp. 13–21 (In Russian) / Кожин А.С., Нейман-заде М.И., Тихорский В. В. Влияние подсистемы памяти восьмиядерного микропроцессора «Эльбрус-8C» на его производительность. Вопросы радиоэлектроники, no. 3, 2017 г., стр. 13–21.

7. Ermolitckii A.V., Neiman-Zade M.I., Chetverina O.A., Markin A.L., Volkonskii V.Y. Aggressive Inlining for VLIW. Proc. ISP RAS, 2015, vol. 27, issue 6, pp. 189-198 (in Russian). DOI: 10.15514/ISPRAS-2015-27(6)-13 / Ермолицкий А.В., Нейман-заде М.И., Четверина О.А., Маркин А.Л., Волконский В.Ю. Агрессивная инлайн-подстановка функций для VLIW-архитектур. Труды ИСП РАН, том 27, вып. 6, 2015 г., стр. 189-198.

8. Yourst M.T. PTLsim: A Cycle Accurate Full System x86-64 Microarchitectural Simulator. In Proc. of the 2007 IEEE International Symposium on Performance Analysis of Systems and Software, 2007, pp. 23-34.

9. Alves M.A.Z., Villavieja C., Diener M., Moreira F.B., Navaux P.O.A. SiNUCA: A Validated Micro-Architecture Simulator. In Proc. of the 2015 IEEE 17th International Conference on High Performance Computing and Communications, 2015 IEEE 7th International Symposium on Cyberspace Safety and Security, and 2015 IEEE 12th International Conference on Embedded Software and Systems, 2015, pp. 605-610.

10. Akram A., Sawalha L. A survey of computer architecture simulation techniques and tools. Ieee Access, vol. 7, 2019, pp. 78120-78145.

11. Carlson T.E., Heirman W., Eyerman S., Hur I., Eeckhout L. An evaluation of high-level mechanistic core models. ACM Transactions on Architecture and Code Optimization (TACO), vol. 11, no. 3, 2014, pp. 1-25.

12. Woo S.C., Ohara M., Torrie E., Singh J.P., Gupta A. The SPLASH-2 programs: Characterization and methodological considerations. ACM SIGARCH Computer Architecture News, vol. 23, no. 2, 1995, pp. 24-36.

13. Guthaus M.R, Ringenberg J.S., Ernst D., Austin T.M., Mudge T., Brown R.B. MiBench: A free, commercially representative embedded benchmark suite. In Proc. of the fourth Annual IEEE International Workshop on Workload Characterization, 2001, pp. 3-14.

14. Bienia C., Kumar S., Singh J.P., Li K. The PARSEC benchmark suite: Characterization and architectural implications. In Proc. of the 17th International Conference on Parallel Architectures and Compilation Techniques, 2008, pp. 72-81.

15. Aslot V., Eigenmann R. Performance characteristics of the SPEC OMP2001 benchmarks. ACM SIGARCH Computer Architecture News, vol. 29, no. 5, 2001, pp. 31-40.

16. Vandierendonck H., De Bosschere K. On the Impact of OS and Linker Effects on Level-2 Cache Performance. In Proc. of the 14th IEEE International Symposium on Modeling, Analysis, and Simulation, 2006, pp. 87-95.

17. Cain H.W., Lepak K.M., Schwartz B.A., Lipasti M.H. Precise and accurate processor simulation. In Proc. of the Workshop on Computer Architecture Evaluation using Commercial Workloads, HPCA, 2002. vol. 8.